1.               Introduzione

Come illustrato in Figura 1 il sistema è composto dai seguenti blocchi funzionali:

• Stadio Ricevitore & PLL;

• DAC;

• Stadio di uscita;

• Alimentatori BT;

• Alimentatori stadio di uscita;

• Scheda ausiliaria (AUX).

: Schema a blocchi del sistema

Rispetto alla prima versione c’è una maggiore integrazione dei circuiti e quindi una riduzione nel numero di schede e di cablaggi anche se nel contempo sono aumentate le dimensioni dello chassis.

I miglioramenti più evidenti sono comunque nelle prestazioni sonore.

Le modifiche sostanziali sono:

·         Rigenerazione sincrona dei segnali di clock mediante PLL;

·         Alimentatori migliorati;

·         Stadio di uscita valvolare migliorato.

1.               Stadio Ricevitore

Fare riferimento allo schema “RX”.

Lo stadio è dotato di due interfacce di ingresso, una di tipo ottico e una di tipo coassiale.

La selezione degli ingressi è gestita mediante un deviatore (S1) posto sul pannello posteriore che comanda la commutazione mediante porte logiche.

La ricezione di segnale valido è indicata da un led verde posto sulla scheda stessa.

1.1            Ingresso coassiale

L’ingresso è costituito da un connettore BNC isolato dal telaio. Il connettore è collegato direttamente al primario di un trasformatore di separazione Lundahl LL1572 per aumentare la reiezione ai disturbi e separare galvanicamente la meccanica di lettura dal DAC.

Il secondario del trasformatore è terminato su una resistenza da 75ohm per avere la corretta impedenza in ottemperanza alle normative SPDIF.

Il segnale in uscita dal trasformatore è applicato ad un convertitore TTL incentrato su due porte NAND collegate come inverter, la prima porta applica una piccola isteresi sul segnale per squadrare la forma d’onda dell’impulso.

Il segnale così ottenuto è applicato ad una porta logica NAND che funziona come selettore di ingresso su comando del deviatore S1.

1.2            Ingresso ottico

L’interfaccia di ingresso ottica è basata sullo standard TOSlink ed utilizza un modulo integrato che comprende sia il connettore ottico standard che il ricevitore vero e proprio.

L’uscita del ricevitore ottico è collegata ad una porta logica NAND che funziona come selettore di ingresso spostando il deviatore S1.

1.3            Decodificatore SPDIF

ll decodificatore è il chip Crystal CS8412 che consente di ricevere un flusso SPDIF da cui estrarre tutti i segnali digitali necessari per il funzionamento del DAC.

Il chip, per mezzo di un PLL integrato, estrae i segnali di clock e le informazioni audio digitali.

Il PLL integrato ha bisogno di un filtro esterno costituito da un resistore e due condensatori. Il datasheet indica un semplice filtro RC, allo scopo di ridurre il jitter generato dal circuito oscillatore interno è stato inserito un ulteriore condensatore.

Il flusso di dati è inviato ad una porta seriale audio, dove i differenti contributi di informazione sono organizzati al fine di essere inviati ai pin di uscita.

I segnali fondamentali presenti in questa interfaccia sono:

·         SCK: è il clock con il quale i dati sono trasferiti alla porta seriale; ci sono 32 periodi per ogni campione audio (64 per campioni stereo). La frequenza di questo segnale corrisponde quindi a 64Fs (in questo caso 64*44.1kHz = 2,8224MHz). Il chip può essere configurato per generare questo segnale (modalità 2), o per ricevere il segnale dall’esterno (modalità 3).

·         FSYNC: è il segnale di orologio che delinea i dati seriali e permette di riconoscere i dati dei due canali trasmessi serialmente sulla linea SDATA.  La frequenza di questo segnale è pari a Fs e quindi, in questo caso, 44.1kHz. Il chip può essere configurato per generare questo segnale (modalità 2), o per ricevere il segnale dall’esterno (modalità 3).

·         SDATA: è l'uscita dei dati audio, in comune per i due canali destro e sinistro.

·         MCK master clock, è il clock del sistema; la sua frequenza è 256 volte la frequenza del campione ricevuto, quindi in questo caso 256*44.1kHz = 11.2896MHz.

Configurazione del chip (sono indicati solamente i pin utilizzati, gli altri pin sono sconnessi):

Pin 6     Error Condition 0:                      Posto a livello 1 (modalità consumer)

Pin 7     Digital Power:                           Alimentazione +5V

Pin 8     Digital Ground:                          Collegato a massa

Pin 9     RXP:                                        Ricezione segnale digitale

Pin 10   RXN:                                        Ricezione segnale digitale

Pin 11   FSYNC Frame Sync:                  Sincronizzazione di trama, delinea i dati seriali.

Può essere interfaccia di uscita o di ingresso a seconda della configurazione di modo

Pin 12   SCK Serial Data Clock:               Clock con il quale i dati sono trasferiti sulla porta seriale.

Può essere interfaccia di uscita o di ingresso a seconda della configurazione di modo

Pin 13   CS12/FCK:                               Posto a livello 1

Pin 16   SEL:                                        Posto a livello 1

Pin 17   M3:                                         Selettore di modo

Pin 18   M2:                                         Selettore di modo

Pin 19   MCK:                                       Uscita Master clock

Pin 20   FILT:                                        PLL di estrazione master clock

Pin 21   AGND:                                      Collegato a massa

Pin 22   Analog Power:                          Alimentazione PLL +5V

Pin 23   M0:                                         Selettore di modo

Pin 24   M1:                                         Selettore di modo

Pin 26  SDATA:                                               Uscita seriale dati

Pin 28   VERF:                                      Indicatore di stato

(in questo caso utilizzato per pilotare il led di monitor)

1.3.1            Impostazioni di modo

Il pin 16 permette di selezionare il modo di funzionamento del chip. Se posto a livello logico 0 il chip necessita di un microprocessore esterno di appoggio. Se il pin è posto a livello logico 1, come in questo caso, il chip opera in modalità manuale mediante impostazione dei pin M0, M1, M2 e M3.

I convertitori DA Philips utilizzati in questo DAC operano con bus I2S e quindi occorre utilizzare la modalità 2 o la modalità 3 (come indicato nel datasheet).

Sulla scheda a circuito stampato appositamente realizzata è possibile scegliere la modalità operativa aprendo o chiudendo un ponticello (TB01 sulla scheda ricevitore).

Modalità 2

• M0 – pin 23:     massa (TB01 aperto)

• M1 – pin 24:     +5V

• M2 – pin 18:     massa

• M3 – pin 17:     massa

In modalità 2 i segnali SCK e FSYNC sono ricavati internamente dal chip CS8412 a partire dal segnale di orologio MCK ricostruito in ricezione dal PLL interno.

NOTA BENE: in questo caso si devono aprire i ponticelli TB02 e TB03 sulla scheda PLL

Modalità 3

• M0 – pin 23:     +5V (TB01 chiuso)

• M1 – pin 24:     +5V

• M2 – pin 18:     massa

• M3 – pin 17:     massa

In modalità 3 i segnali SCK e FSYNC devono essere forniti esternamente al chip CS8412, a questo scopo provvede lo Stadio PLL esterno.

NOTA BENE: in questo caso si devono chiudere i ponticelli TB02 e TB03 sulla scheda PLL

1.4            Alimentazione Scheda Ricevitore

La scheda è dotata di quattro stabilizzatori locali che forniscono le tensioni necessarie al funzionamento dei vari circuiti.

Tutti gli stabilizzatori sono alimentati con una linea comune a +9V fornita da un apposito pre-regolatore implementato sull’alimentatore di bassa tensione centralizzato.

Ogni stabilizzatore alimenta circuiti che operano a frequenze piuttosto elevate e potrebbero iniettare disturbi sulla linea comune, a questo scopo ogni regolatore è separato dagli altri per mezzo di piccole induttanze.

Le funzioni degli stabilizzatori sono le seguenti:

1. Alimentazione ingresso ottico.

2. Alimentazione logica di selezione ingresso.

3. Alimentazione sezione digitale chip CS8412.

4. Alimentazione sezione PLL chip CS8412.

Il primo stabilizzatore è costituito da un regolatore serie e da un partitore da cui si ricava una tensione di 3,7V con cui pilotare un inseguitore di emettitore. Il circuito così realizzato consente di ottenere una tensione di 3V a bassa impedenza di uscita e una buona reiezione del rumore, diversamente a quanto avviene con un normale regolatore di tipo serie.

Gli altri stabilizzatori sono di tipo shunt realizzati con il circuito integrato TL431 e configurati per una tensione di uscita di 5V.

Un regolatore shunt non presenta componenti attivi in serie alla linea di alimentazione, il circuito di regolazione (in questo caso il TL431) è posto in parallelo al carico e si comporta come una resistenza variabile che assorbe più o meno corrente in modo da mantenere costante la tensione di uscita.

1.5            Implementazione

Lo stadio ricevitore è implementato su un’unica scheda di circuito stampato assieme ai relativi regolatori locali di tensione. I connettori delle interfacce di ricezione sono montati direttamente sul circuito stampato per eliminare il cablaggio.

Tutti i circuiti integrati sono disaccoppiati dalle linee di alimentazione mediante perline di ferrite e condensatori. Il ricevitore ottico è invece disaccoppiato mediante un’induttanza e un condensatore.

Come indicato al paragrafo precedente, il chip di ricezione SPDIF richiede due tensioni di alimentazione diverse, il datasheet non specifica l’uso di piani di massa separati; addirittura l’implementazione più classica è quella di usare un’unica linea di alimentazione comune e separare i due pin mediante resistenze di disaccoppiamento.

La soluzione più elegante è invece quella di utilizzare due regolatori separati e due linee di massa diverse, il circuito stampato è stato realizzato in questo modo, con le linee che si congiungono solo sui regolatori di tensione locali.

Questo accorgimento è più complicato, ma permette di migliorare la reiezione ai disturbi e quindi avere un segnale digitale più pulito.

Le linee FSYNC, SCK e DATA che formano il bus I2S sono rese disponibili su connettori di tipo AMP per effettuare il collegamento con il DAC. Le connessioni sono realizzate mediante doppini intrecciati Cat.5, ricavati da un cavo di rete Ethernet.

Il lato superiore della scheda è ricoperto da un piano di rame collegato alla massa di alimentazione e avente funzioni di schermatura, il chip CS8412 è ricoperto da uno schermo metallico collegato allo stesso piano di massa.

La schermatura è sempre consigliabile per ridurre le emissioni RFI e migliorare il funzionamento dei circuiti.

1.6            Elenco componenti

R1:                                                      100ohm – 2W

R2, R3, R7, R9, R10, R12, R13, R20:       1kohm – 1/4 W 1%

R4:                                                      10ohm – 1/4 W 1%

R5:                                                      2,2kohm – 1/4 W 1%

R6:                                                      6,8kohm – 1/4 W 1%

R8, R11:                                               100ohm – 2W

R16, R17, R18, R19:                              10kohm – 1/4 W 1%

R21:                                                     5,1kohm – 1/4 W 1%

R24:                                                     220ohm – 1/4 W 1%

C1, C4:                         47uF – 6,3V      Sanyo Oscon

C2:                              100uF – 25V      Elettrolitico

C3, C12:                       100nF               multistrato

C5, C6:                         220uF – 35V      Elna cerafine

C7:                              10nF – 63V       Wima MKS-4

C8, C9, C10, C11:          10nF – 63V       Wima MKP-10

C13:                             47nF – 63V       Evox Rifa

C15, C16:                     100nF – 160V    Wima MKP-4

C17, C18, C19:              1nF                  ceramico

L1, L2, L3, L4:               Induttanza 1mH o 2,2mH            Neosid

L5:                               Induttanza 470uH                      Neosid

L6, L7, L8:                    Doppia perlina di ferrite

DL1:                             Led verde 3mm

Q1:                              BC549

Q2:                              BC557

U1, U3, U4:                   TL431

U2:                              78L05

U5:                              74HC00

U6:                              CS8412 (Crystal Semiconductors)

OPT1:                          Fotoaccoppiatore TOSlink (Toshiba TORX173)

TF1:                             Trasformatore Lundahl LL1572

Varie

·         Morsettiere per c.s.

·         Connettore BNC per c.s.

·         Zoccoli per circuiti integrati

·         Terminali a ponticello

·         Deviatore a levetta

2.               Stadio PLL

Fare riferimento allo schema “PLL”.

Il flusso di dati SPDIF è basato su una particolare codifica che permette di estrarre il clock dal segnale ricevuto. Purtroppo tutte le interfacce digitali seriali sono affette da jitter, ovvero da una variazione del riferimento sul segnale di clock.

Il jitter può produrre effetti spiacevoli sulla qualità del segnale audio ed è sempre meglio cercare di contenerlo entro valori ridotti.

Questo non è lo spazio adatto per dare spiegazioni dettagliate sul jitter, ma, chi è interessato può consultare un interessante articolo al seguente link.

http://www.tnt-audio.com/clinica/jitter1.html

Il segnale di clock in uscita dal chip Crystal CS8412 (MCK) ha un jitter di 200psec (dichiarato dal costruttore), il valore è basso, soprattutto rispetto ai chip di altri costruttori, ma si può fare ancora meglio.

Un segnale di clock stabile è di assoluta importanza per le prestazioni soniche di un DAC e uno dei tanti metodi è quello di generare un segnale “pulito” con un oscillatore di alta qualità esterno al chip di ricezione. L’oscillatore esterno deve anche essere controllato in modo da effettuare piccoli aggiustamenti della frequenza e quindi “inseguire” il segnale di clock della meccanica di trasporto (fornito dal segnale MCK). Questa soluzione è definita come “normal configuration with double PLL” contemplata in questo interessantissimo articolo http://www.tnt-audio.com/clinica/diginterf2.html.

Il circuito adatto allo scopo si chiama Phase Locked Loop o PLL, un circuito che ha la proprietà di sincronizzare automaticamente le fasi di due oscillazioni elettriche.

In commercio esistono diversi circuiti integrati adatti alla realizzazione di pll, ma, non sono indicati per applicazioni audio. Per questa applicazione è stato utilizzato lo schema proposto da Guido Tent, reperibile al seguente link: http://members.chello.nl/~m.heijligers/DAChtml/dig_r2c.pdf

Lo schema di Guido Tent si riferisce ad una particolare implementazione per il suo DAC (realizzato con convertitori Burr-Brown ed Oversampling) ma lo schema può facilmente essere adattato a qualsiasi applicazione.

La Figura 2 illustra lo schema di principio e, rispetto all’implementazione originale di Guido Tent, è stato aggiunto un blocco di divisori che permette di ricavare i segnali FSYNC e SCK necessari al funzionamento senza oversampling.

Schema a blocchi dello stadio PLL

1.1            Comparatore di fase

Il segnale di clock a 11.2896MHz ricevuto dall’interfaccia SPDIF è diviso per 16 per ottenere il segnale ck1, così come il segnale a 11.2896MHz generato dall’oscillatore VCXO è diviso per 16 per ottenere il segnale ck2 a medesima frequenza.

I due segnali ck1 e ck2 sono confrontati dal comparatore di fase che produce in uscita due tensioni di errore V+ e V- proporzionali alla differenza di fase dei segnali.

In condizione di “aggancio” i segnali ck1 e ck2 hanno uguale frequenza, ma possono essere fuori fase.

Il PLL tenterà di contenere la differenza di fase entro un valore il più vicino possibile a 0.

1.2            Indicatore di aggancio